คู่มือการเลือก ADC และ DAC สําหรับระบบเก็บข้อมูล

การเลือกตัวแปลงสัญญาณอนาล็อกเป็นดิจิทัล (ADC) และตัวแปลงสัญญาณดิจิทัลเป็นอนาล็อก (DAC) ที่เหมาะสมสําหรับระบบเก็บข้อมูล ส่งผลโดยตรงต่อความแม่นยําในการวัด ต้นทุนระบบ และความน่าเชื่อถือในระยะยาว วิศวกรที่ออกแบบอุปกรณ์ตรวจสอบอุตสาหกรรม เครื่องมือทดสอบ หรือระบบควบคุมความแม่นยํา ต้องเผชิญกับการตัดสินใจที่สําคัญเกี่ยวกับความละเอียด อัตราการสุ่มตัวอย่าง การกําหนดค่าอินพุต และโปรโตคอลอินเทอร์เฟซ ซึ่งส่งผลต่อความสําเร็จในการออกแบบรอบแรกและความสามารถในการขยายการผลิต คู่มือนี้กล่าวถึงเกณฑ์การคัดเลือกหลัก การแลกเปลี่ยนสถาปัตยกรรม และข้อพิจารณาด้านการออกแบบในโลกจริงที่กําหนดว่าระบบการเก็บข้อมูลของคุณจะบรรลุเป้าหมายประสิทธิภาพหรือไม่

สารบัญ

1. ความเข้าใจพื้นฐานของ ADC และ DAC ในการเก็บข้อมูล
2. [ข้อมูลจําเพาะหลัก: ความละเอียด, ความเร็ว และ SNR] (#key-สเปค)
3. [การเลือกสถาปัตยกรรม ADC: SAR vs Sigma-Delta vs Pipeline](สถาปัตยกรรม #adc)
4. ข้อควรพิจารณาในหลายช่องสัญญาณ: มัลติเพล็กซ์ vs การสุ่มตัวอย่างพร้อมกัน
5. [การเลือก DAC สําหรับการควบคุมและการสร้างสัญญาณ] (การเลือก #dac)
6. [มาตรฐานอินเทอร์เฟซและการบูรณาการระบบ] (มาตรฐาน #interface)
7. คําถามที่พบบ่อย
8. บทสรุป

1. ความเข้าใจพื้นฐานของ ADC และ DAC ในการเก็บข้อมูล

ระบบเก็บข้อมูลเชื่อมโยงโลกแอนะล็อกและดิจิทัล โดยแปลงการวัดทางกายภาพเป็นข้อมูลดิจิทัลสําหรับการประมวลผล จัดเก็บ และวิเคราะห์ ADC ทําหน้าที่เป็นขั้นตอนอินพุต โดยแปลงสัญญาณเซ็นเซอร์จากเทอร์โมคัปเปิล เกจวัดความเครียด เครื่องวัดความเร่ง และทรานสดิวเซอร์อื่น ๆ เป็นดิจิทัล DAC ทําหน้าที่เป็นขั้นตอนเอาต์พุต สร้างสัญญาณควบคุมแบบแอนะล็อกสําหรับแอคชูเอเตอร์ ตัวควบคุมวาล์ว หรือการสร้างสิ่งเร้าทดสอบ ทั้งสองตัวแปลงต้องเป็นไปตามข้อกําหนดความแม่นยํา ความเร็ว และเสียงรบกวนเฉพาะการใช้งาน ขณะทํางานภายใต้ข้อจํากัดของระบบในด้านพลังงาน ต้นทุน และพื้นที่บอร์ด

แผนภาพบล็อกระบบการเก็บข้อมูลแสดงขั้นตอนอินพุตของ ADC และขั้นตอนเอาต์พุตของ DAC

ตัวชี้วัดประสิทธิภาพพื้นฐานสําหรับตัวแปลงใด ๆ คือความละเอียด—จํานวนรหัสดิจิทัลแบบแยกที่มีเพื่อแทนช่วงสัญญาณแอนะล็อก ADC 12 บิตแบ่งช่วงอินพุตออกเป็น 4,096 ขั้นตอน ขณะที่อุปกรณ์ 16 บิตให้ 65,536 ขั้นตอน อย่างไรก็ตาม ความละเอียดเพียงอย่างเดียวไม่ได้รับประกันความแม่นยํา ความละเอียดที่มีประสิทธิผลขึ้นอยู่กับอัตราส่วนสัญญาณต่อสัญญาณรบกวน (SNR), ความไม่เชิงเส้นเชิงจํานวน (INL) และความไม่เชิงเส้นเชิงอนุพันธ์ (DNL) จํานวนบิตที่มีประสิทธิผล (ENOB) ของ ADC จะคํานวณเสียงรบกวนและความผิดเพี้ยนในโลกจริง โดยมักจะต่ํากว่าความละเอียดที่กําหนดไว้ 1 ถึง 3 บิต

2. สเปคสําคัญ: ความละเอียด, ความเร็ว และ SNR

การเข้าใจความสัมพันธ์ระหว่างข้อกําหนดสําคัญของ ADC และ DAC ช่วยให้สามารถตัดสินใจแลกเปลี่ยนข้อมูลได้อย่างมีข้อมูลในระหว่างการเลือกส่วนประกอบ พารามิเตอร์เหล่านี้มีปฏิสัมพันธ์ในลักษณะที่ส่งผลต่อประสิทธิภาพในโลกจริงมากกว่าหัวข้อข้อมูลในแผ่นข้อมูล

ความสัมพันธ์ระหว่าง SNR และ ENOB ให้ข้อมูลเชิงลึกเกี่ยวกับประสิทธิภาพของตัวแปลงจริง ENOB คํานวณเป็น: ENOB = (SNR - 1.76) / 6.02 ADC 16 บิตที่มี SNR 90 dB ให้ ENOB ประมาณ 14.7 บิต หมายความว่าเกือบ 1.3 บิตสูญเสียไปจากสัญญาณรบกวนและความผิดเพี้ยน ช่องว่างนี้จะขยายกว้างขึ้นเมื่ออัตราการสุ่มตัวอย่างสูงขึ้น ซึ่งข้อจํากัดด้านประสิทธิภาพไดนามิกจะชัดเจนขึ้น ตามการวิเคราะห์ทางเทคนิคของ Analog Devices การเข้าใจ ENOB ในสภาวะการทํางานเฉพาะของคุณช่วยป้องกันการออกแบบใหม่ที่มีค่าใช้จ่ายสูงเมื่อประสิทธิภาพที่วัดได้ไม่เป็นไปตามที่คาดหวัง

กราฟแสดงความสัมพันธ์ระหว่างความละเอียดของ ADC กับอัตราส่วนสัญญาณต่อสัญญาณรบกวน

3. การเลือกสถาปัตยกรรม ADC: SAR กับ Sigma-Delta กับ Pipeline

สถาปัตยกรรม ADC เป็นตัวกําหนดโดยพื้นฐานระหว่างความเร็ว ความละเอียด และพื้นที่อํานาจ สถาปัตยกรรมหลักสามแบบเป็นหลักในแอปพลิเคชันการเก็บข้อมูล โดยแต่ละแบบถูกปรับแต่งให้เหมาะสมกับโปรไฟล์ประสิทธิภาพที่แตกต่างกัน

ADC รีจิสเตอร์ประมาณค่า (SAR) แบบต่อเนื่องจะทําการค้นหาแบบไบนารีเพื่อให้ค่าแรงดันไฟฟ้าขาเข้า โดยปกติจะเสร็จสิ้นการแปลงภายใน 8 ถึง 20 รอบนาฬิกา สถาปัตยกรรมนี้โดดเด่นในการเก็บข้อมูลทั่วไป เพราะผสมผสานความละเอียดปานกลาง (12 ถึง 18 บิต) กับอัตราการสุ่มตัวอย่างสูงสุดถึง MSPS หลายตัวโดยใช้พลังงานต่ํา ตัวแปลง SAR โดดเด่นในระบบมัลติเพล็กซ์ที่มีช่องสัญญาณเซ็นเซอร์หลายช่องใช้ร่วมกันของ ADC เพียงตัวเดียว เพราะความหน่วงในการแปลงมีน้อยมาก ซึ่งสําคัญสําหรับการใช้งานเช่นการตรวจสอบอุณหภูมิหลายจุดหรืออุปกรณ์ทดสอบอัตโนมัติ ADC SAR สมัยใหม่สามารถทําความละเอียด 16 บิตที่ 1 MSPS โดย ENOB มีความละเอียดเกิน 15 บิต ดังที่แสดงใน การออกแบบประสิทธิภาพสูงล่าสุด

แผนภาพกระบวนการแปลงการประมาณแบบต่อเนื่องของ SAR ADC

ADC ซิกม่า-เดลต้าใช้การโอเวอร์แซมปลิงและการปรับรูปร่างสัญญาณรบกวนเพื่อผลักสัญญาณรบกวนควอนไทซ์ออกนอกแบนด์วิดท์สัญญาณ จากนั้นกรองแบบดิจิทัลเพื่อให้ได้ความละเอียดที่ยอดเยี่ยม ตัวแปลงซิกมา-เดลต้า 24 บิตอาจโอเวอร์แซมเปิลถึง 256 เท่า โดยสุ่มตัวอย่างที่ 12.8 MHz เพื่อให้ได้อัตราเอาต์พุตที่มีประสิทธิภาพ 50 kSPS สถาปัตยกรรมนี้ได้รับความนิยมสําหรับการวัดอุตสาหกรรมที่มีความแม่นยํา เครื่องชั่งน้ําหนัก และการปรับสภาพเซ็นเซอร์ที่ความละเอียดเกิน 16 บิตและแบนด์วิดท์สัญญาณต่ํากว่า 100 kHz ฟิลเตอร์ดิจิทัลในตัวให้การลดรอยหยักและการทําลายภาพพร้อมกัน ทําให้การออกแบบด้านหน้าแบบอะนาล็อกง่ายขึ้น อย่างไรก็ตาม ความล่าช้าของกลุ่มตัวกรองทําให้เกิดความหน่วงตั้งแต่มิลลิวินาทีจนถึงหลายร้อยมิลลิวินาที ขึ้นอยู่กับอัตราการทําลาย ซึ่งไม่เหมาะสําหรับวงจรควบคุมแบบเรียลไทม์ที่ต้องการการตอบกลับทันที

4. ข้อควรพิจารณาในหลายช่องสัญญาณ: การสุ่มตัวอย่างแบบมัลติเพล็กซ์ vs การสุ่มตัวอย่างพร้อมกัน

ระบบเก็บข้อมูลมักจะตรวจสอบอินพุตจากเซ็นเซอร์หลายตัว เช่น โซนอุณหภูมิในเตาอบ เกจวัดความเครียดบนโครงสร้างทดสอบ หรือกระแสเฟสในมอเตอร์ไดรฟ์ การเลือกใช้สถาปัตยกรรมการสุ่มตัวอย่างแบบมัลติเพล็กซ์และพร้อมกันส่งผลต่อจํานวนช่องสัญญาณ ต้นทุนระบบ ความแม่นยําของเฟส และประสิทธิภาพโดยรวม

ระบบมัลติเพล็กซ์จะส่งสัญญาณอนาล็อกหลายช่องผ่าน ADC เดียวโดยใช้มัลติเพล็กเซอร์แบบแอนะล็อก วิธีนี้ช่วยลดต้นทุนและพื้นที่บนบอร์ด เพราะ ADC 16 บิตหนึ่งตัวแทนที่ตัวแปลงแปดตัว การสุ่มตัวอย่างแบบลําดับเพียงพอสําหรับแอปพลิเคชันที่เวลาสัมพัทธ์ระหว่างช่องสัญญาณไม่สําคัญ เช่น การตรวจสอบสภาพแวดล้อมที่อุณหภูมิทั้งหมดอัปเดตที่ 1 Hz การสเกวระหว่างช่องสัญญาณเท่ากับเวลาแปลงต่อช่องสัญญาณ—สําหรับ ADC 1 MSPS ที่สแกน 8 ช่อง ตัวอย่างถัดไปจะถูกแยกกัน 1 ไมโครวินาที ความเบี่ยงนี้แทบไม่มีนัยสําคัญเมื่อแบนด์วิดท์สัญญาณต่ํากว่า 100 Hz แต่จะกลายเป็นปัญหาเมื่อวัดค่า AC หรือเมื่อความสัมพันธ์ของเฟสมีความสําคัญ

แผนภาพเวลาเปรียบเทียบการสุ่มตัวอย่างแบบต่อเนื่องแบบมัลติเพล็กซ์กับการสุ่มตัวอย่างพร้อมกัน

ระบบสุ่มตัวอย่างพร้อมกันใช้ ADC เฉพาะสําหรับแต่ละช่องสัญญาณ โดยถูกกระตุ้นโดยนาฬิกาตัวอย่างร่วมกัน อินพุตทั้งหมดจะถูกจับภาพในเวลาเดียวกันอย่างแม่นยํา เพื่อรักษาความสัมพันธ์เฟสที่สําคัญสําหรับการวัดกําลังไฟฟ้าสามเฟส การวิเคราะห์การสั่นสะเทือนด้วยเครื่องวัดความเร่งหลายตัว หรือการสร้างลําแสงในระบบเสียง ตามคําแนะนําการใช้งานของ Analog Devices บนระบบหลายช่องสัญญาณ (https://www.analog.com/en/resources/app-notes/design-guidelines-for-highperformance-multichannel-simultaneoussampling-adcs.html) การสุ่มตัวอย่างพร้อมกันเป็นสิ่งจําเป็นเมื่อวิเคราะห์ข้อมูลเฟสระหว่างเซ็นเซอร์ตั้งฉากเพื่อค้นหาข้อผิดพลาด เช่น ความไม่สมดุล การจัดแนวผิดตําแหน่ง หรือข้อบกพร่องของตลับลูกปืนในเครื่องจักรที่หมุน

การแลกเปลี่ยนต้นทุนนั้นสูงมาก: ระบบสุ่มตัวอย่างพร้อมกัน 4 ช่องสัญญาณต้องใช้ ADC สี่ตัว จุดอ้างอิงแรงดันไฟฟ้าสี่ชุด และชุดการปรับสัญญาณสี่ชุด ซึ่งอาจทําให้ต้นทุน BOM เพิ่มขึ้นเป็นสองหรือสามเท่าเมื่อเทียบกับวิธีการมัลติเพล็กซ์ อย่างไรก็ตาม การลงทุนนี้จะมีเหตุผลรองรับในแอปพลิเคชันที่:

• ต้องรักษาความแม่นยําของเฟสระหว่างช่องสัญญาณ (การวิเคราะห์คุณภาพพลังงาน, การควบคุมมอเตอร์)
• สัญญาณอินพุตเปลี่ยนแปลงอย่างรวดเร็วเมื่อเทียบกับเวลาที่มัลติเพล็กเซอร์ตั้งตัว (การตรวจสอบการสั่นสะเทือนเกิน 1 kHz ต่อช่องสัญญาณ)
• ต้องลดการรบกวนช่องสัญญาณให้น้อยที่สุด (การวัดที่แม่นยําโดยที่ช่องสัญญาณหนึ่งไม่สามารถรบกวนช่องอื่นได้)
• ต้องการการกระตุ้นแบบเรียลไทม์ในทุกช่องทาง (ระบบตรวจจับข้อผิดพลาด)

การตรวจสอบพลังงานสามเฟสในอุตสาหกรรมเป็นตัวอย่างที่การเลือกสถาปัตยกรรมมีความสําคัญ การคํานวณกําลังและพลังงานที่แม่นยําจําเป็นต้องมีการวัดรูปคลื่นแรงดันไฟฟ้าและกระแสพร้อมกันในทั้งสามเฟส การสุ่มตัวอย่างแบบลําดับทําให้เกิดข้อผิดพลาดของเฟสที่ทําให้การคํานวณพาวเวอร์แฟกเตอร์และการวิเคราะห์ฮาร์มอนิกเสียหาย ระบบประสิทธิภาพสูงสําหรับการตรวจสอบสายไฟฟ้าขั้นสูงใช้ ADC แบบสุ่มตัวอย่างพร้อมกันที่ออกแบบมาเฉพาะสําหรับการใช้งานนี้ เพื่อให้ได้การจับคู่เฟสที่ดีกว่า 0.1° ข้ามช่องสัญญาณ

5. การเลือก DAC สําหรับการควบคุมและการสร้างสัญญาณ

แม้ว่า ADC จะได้รับความสนใจมากกว่าในการอภิปรายเกี่ยวกับการเก็บข้อมูล DAC ก็มีบทบาทสําคัญไม่แพ้กันในการกําหนดผลลัพธ์ของวงจรควบคุม การสร้างสัญญาณการสอบเทียบ และการปรับค่าตั้ง เกณฑ์การเลือก DAC แตกต่างจากข้อกําหนดของ ADC เนื่องจากจุดเน้นของแอปพลิเคชันจะเปลี่ยนจากการวัดไปสู่การสร้างและควบคุมสัญญาณ

แอปพลิเคชันวงจรควบคุมให้ความสําคัญกับเวลาการตั้งและอัตราการอัปเดต ตัวควบคุมอุณหภูมิแบบวงจรปิดที่ปรับกําลังฮีตเตอร์ที่ 10 Hz สามารถใช้ DAC ซิกม่า-เดลต้าที่มีเวลาการตั้งตัว 10 ไมโครวินาที แต่ไดรฟ์เซอร์โวที่อัปเดตที่ 10 kHz ต้องการสายตัวต้านทานหรือ DAC แบบแบ่งส่วนที่ตั้งตัวภายใน 1 μs ข้อกําหนดเวลาการตั้งตัวถูกกําหนดให้อยู่ในช่วงความผิดพลาดเฉพาะ (โดยทั่วไปคือ 0.5 LSB หรือ 1 LSB) และพฤติกรรมการตั้งตัว—แบบโมโนโทนิกกับการเกิน—ส่งผลต่อเสถียรภาพของการควบคุม

รูปแบบคลื่นเวลาที่ DAC ตั้งตัวแสดงพฤติกรรมแบบโมโนโทนิกกับไม่โมโนโทนิก

ความเป็นโมโนโทนิตี้มีความสําคัญอย่างยิ่งสําหรับแอปพลิเคชันควบคุม DAC แบบโมโนโทนิกรับประกันว่าการเพิ่มรหัสดิจิทัลจะสร้างแรงดันไฟฟ้าขาออกที่เพิ่มขึ้น (หรืออย่างน้อยก็ไม่ลดลง) DAC ที่ไม่เป็นโมโนโทนิกสามารถทําให้เกิดวงจรจํากัดหรือความไม่เสถียรในระบบป้อนกลับ ต้องมีรหัสเอาต์พุตทั้งหมด—ไม่มีรหัสขาด—ซึ่งต้องใช้ DNL < 1 LSB ตลอดช่วงอุณหภูมิทั้งหมด สิ่งนี้มีความสําคัญเมื่อ DAC ขับเคลื่อนตัวกระตุ้นวาล์วหรือตัวควบคุมมอเตอร์ ซึ่งการกลับทิศทางของเอาต์พุตอาจทําให้เกิดการสั่นหรือการสั่น

6. มาตรฐานอินเทอร์เฟซและการบูรณาการระบบ

การเลือกอินเทอร์เฟซดิจิทัลส่งผลต่อความซับซ้อนของการจัดวางบอร์ด การโหลดของโปรเซสเซอร์ และอัตราการส่งข้อมูล ADC และ DAC สําหรับการเก็บข้อมูลสมัยใหม่รองรับอินเทอร์เฟซแบบอนุกรมและขนานที่มีข้อแลกเปลี่ยนที่แตกต่างกัน

SPI (Serial Peripheral Interface) โดดเด่นในการเก็บข้อมูลความเร็วต่ําถึงปานกลาง โดยมีการเชื่อมต่อ 4 สาย (MOSI, MISO, SCK, CS) ที่เรียบง่าย โดยมีอัตรานาฬิกาโดยทั่วไปตั้งแต่ 1 MHz ถึง 50 MHz ADC 16 บิตที่สุ่มตัวอย่างที่ 1 MSPS ต้องการ 16 รอบ MCLK ต่อการแปลงบวกกับค่าใช้จ่าย ซึ่งรองรับได้ง่ายด้วย SPI 20 MHz อุปกรณ์หลายตัวแชร์บัสโดยใช้ชิปเลือกแยกกัน ช่วยลดจํานวนพิน SPI ไม่มีระบบตรวจสอบข้อผิดพลาดในตัว ดังนั้นแอปพลิเคชันสําคัญจึงใช้การตรวจสอบ CRC ในเฟิร์มแวร์ การกําหนดค่าแบบเดซี่เชนจะเชื่อมต่อตัวแปลงหลายตัวบนบัส SPI เดียว ซึ่งมีประโยชน์ในระบบที่มีจํานวนช่องสัญญาณสูงแต่เพิ่มความหน่วง

การเปรียบเทียบอินเทอร์เฟซดิจิทัลแสดงการเชื่อมต่อแบบ SPI, I2C และแบบขนาน

อินเทอร์เฟซแบบขนาน ให้ประสิทธิภาพสูงสุดสําหรับงานความเร็วสูง โดยสามารถถ่ายโอนข้อมูลพร้อมกัน 8, 12 หรือ 16 บิต พร้อมสัญญาณควบคุม (อ่าน, เขียน, เลือกชิป) การอัปเดต ADC แบบขนาน 16 บิตที่ 10 MSPS ต้องการเพียง 16 สายข้อมูลและตรรกะควบคุม ทําให้มีความหน่วงต่ํากว่า 100 ns ข้อแลกเปลี่ยนคือพื้นที่บนบอร์ด—อินเทอร์เฟซแบบขนานใช้ขา 20+ ขา เทียบกับ SPI ที่ใช้ 4 ขา ADC ความเร็วสูงสมัยใหม่มักมีเอาต์พุตแบบขนาน LVDS (Low-Voltage Differential Signaling) ซึ่งช่วยลด EMI และทําให้ความยาวเส้นทางยาวกว่าบัสขนานแบบปลายเดียว

ข้อควรพิจารณาในระดับระบบรวมถึงความสามารถ DMA (Direct Memory Access) ของโปรเซสเซอร์สําหรับการรับข้อมูลความเร็วสูงโดยไม่ทําให้ CPU รับภาระ, ข้อกําหนดการแยกสัญญาณสําหรับสภาพแวดล้อมอุตสาหกรรม (เช่น ตัวส่งสัญญาณ SPI แยกหรือออปโตคัปปลิปเตอร์), และการลําดับแหล่งจ่ายไฟเพื่อป้องกันการล็อก ระบบหลายบอร์ดได้รับประโยชน์จากโทโพโลยีแบบ daisy-chain หรือ multi-drop ที่ช่วยลดความซับซ้อนของการเชื่อมต่อ ขณะที่แอปพลิเคชันที่เน้นความปลอดภัยอาจต้องการเส้นทางการรับข้อมูลแบบซ้ําซ้อนสองทาง พร้อมตัวแปลงและตรรกะโหวตอิสระ

7. คําถามที่พบบ่อย

ฉันต้องการ ADC ความละเอียดเท่าใดสําหรับการใช้งานวัดของฉัน?

ข้อกําหนดความละเอียดเกิดจากงบประมาณความไม่แน่นอนในการวัด คํานวณการเปลี่ยนแปลงสัญญาณที่เล็กที่สุดที่คุณต้องตรวจพบ จากนั้นตรวจสอบให้แน่ใจว่ามันแสดงถึง LSB อย่างน้อย 3 ถึง 5 ตัว เพื่อหลีกเลี่ยงสัญญาณรบกวนการควอนไทซ์ที่ครอบงําการวัด สําหรับช่วง 0-10V ที่ต้องการความละเอียด 1 mV ADC 12 บิต (10V / 4096 = 2.44 mV/LSB) ให้ความละเอียดไม่เพียงพอ—เลือกใช้ 14 บิต (0.61 mV/LSB) หรือ 16 บิต (0.15 mV/LSB) แทน คํานึงถึงการเคลื่อนของอุณหภูมิ ข้อผิดพลาดในการอ้างอิง และ INL ที่ใช้บิตที่มีประสิทธิผล ADC 16 บิตที่มี INL LSB ±4 จะทํางานเหมือน 14 บิตเพื่อความแม่นยําสูงสุด แม้จะยังคงความละเอียด 16 บิต

ความแตกต่างระหว่างการสุ่มตัวอย่างแบบมัลติเพล็กซ์กับการสุ่มตัวอย่างพร้อมกันคืออะไร และเมื่อใดที่ฉันต้องใช้การสุ่มตัวอย่างพร้อมกัน?

ระบบมัลติเพล็กซ์จะสุ่มตัวอย่างแต่ละช่องสัญญาณผ่าน ADC ตัวเดียว ทําให้เกิดความเบี่ยงเบือนเวลาระหว่างช่องสัญญาณเท่ากับเวลาแปลงต่อช่องสัญญาณ ซึ่งยอมรับได้เมื่อสัญญาณเปลี่ยนแปลงช้าหรือความสัมพันธ์ของเฟสไม่สําคัญ (เช่น การตรวจสอบสภาพแวดล้อม การติดตามแรงดันแบตเตอรี่) การสุ่มตัวอย่างพร้อมกันจะจับทุกช่องสัญญาณพร้อมกันอย่างแม่นยําโดยใช้ ADC ที่ซิงโครไนซ์ รักษาข้อมูลเฟสที่สําคัญสําหรับการวิเคราะห์พลังงาน การวินิจฉัยการสั่นสะเทือนด้วยเครื่องวัดความเร่งหลายตัว หรือการสร้างลําแสงเสียง หากแอปพลิเคชันของคุณต้องคํานวณมุมเฟส, พาวเวอร์แฟกเตอร์ หรือเปรียบเทียบเวลารูปคลื่นระหว่างช่องสัญญาณ การสุ่มตัวอย่างพร้อมกันเป็นสิ่งจําเป็น

ควรเลือกอินเทอร์เฟซแบบไหน: SPI, I²C หรือ parallel?

การเลือกอินเทอร์เฟซขึ้นอยู่กับความต้องการอัตราการส่งข้อมูล ความสามารถของโปรเซสเซอร์ และข้อจํากัดของพื้นที่บนบอร์ด SPI รองรับการเก็บข้อมูลความเร็วปานกลาง (10 kSPS ถึง 1 MSPS ต่อ ADC) ด้วยการเชื่อมต่อ 4 สายที่เรียบง่าย และเข้ากันได้กับไมโครคอนโทรลเลอร์ส่วนใหญ่ I²C เหมาะสําหรับการกําหนดค่าและการตรวจสอบแบบช้า (<10 kSPS) ซึ่งการลดจํานวนพินเป็นสิ่งสําคัญอินเทอร์เฟซแบบขนานจําเป็นสําหรับระบบความเร็วสูง (>10 MSPS) ที่แบนด์วิดท์บัสอนุกรมจํากัด โดยต้องแลกกับการแลก 16 ถึง 20 พินต่ออุปกรณ์ ประเมินว่าโปรเซสเซอร์ของคุณรองรับ DMA สําหรับอินเทอร์เฟซที่เลือกเพื่อช่วยลดภาระการเคลื่อนย้ายข้อมูลจากการทํางานของ CPU หรือไม่

ฉันต้องการเวลาการตั้งตัวของ DAC เท่าไรสําหรับแอปพลิเคชันควบคุมของฉัน?

ข้อกําหนดเวลาการชําระขึ้นอยู่กับอัตราการอัปเดตวงจรควบคุมและขอบเขตความเสถียร การอัปเดตวงจรควบคุมที่ 1 kHz ต้องการให้ DAC ตั้งตัวภายใน 1 มิลลิวินาที (และควรเป็น 100 ไมโครวินาทีเพื่อให้อัลกอริทึมควบคุมทํางานได้นาน) ระบุเวลาการตั้งตัวให้เข้ากับช่วงความแม่นยําที่สําคัญ—การตั้งตัวของ DAC 12 บิตที่ ±1 LSB จะเร็วกว่าการตั้งที่ ±0.5 LSB ประเมินว่าการเกินขอบเขตนั้นยอมรับได้หรือไม่ บางแอปพลิเคชันสามารถทนต่อเสียงกริ่งได้ตราบใดที่เสียงออกจะตกต่ําในที่สุด ขณะที่บางการใช้งาน (การควบคุมวาล์ว, มอเตอร์ไดรฟ์) ต้องการการตั้งตัวแบบโมโนโทนิกเพื่อป้องกันการล่า ตรวจสอบเวลาการตกตะกอนที่อุณหภูมิการทํางานและสภาพการใช้งานของคุณเสมอ ไม่ใช่แค่ค่ามาตรฐานในแผ่นข้อมูลที่ 25°C กับโหลดที่เหมาะสม

รูปแบบ PCB แสดงการต่อกราวด์และการจัดเส้นทางพลังงานที่เหมาะสมสําหรับระบบเก็บข้อมูล

8. บทสรุป

การเลือก ADC และ DAC ที่ประสบความสําเร็จสําหรับระบบเก็บข้อมูลเริ่มต้นด้วยการกําหนดความแม่นยําในการวัด แบนด์วิดท์สัญญาณ และข้อกําหนดจํานวนช่องสัญญาณอย่างชัดเจน ก่อนจะเรียกดูตารางพารามิเตอร์ สําหรับการใช้งานที่มีความแม่นยําในการวัดสัญญาณ DC หรือความถี่ต่ํา ADC ซิกม่า-เดลต้าให้ความละเอียดสูงสุดแต่แลกกับความหน่วงเวลาการแปลง ขณะที่สถาปัตยกรรม SAR สมดุลความละเอียดสูงสุดถึง 18 บิต โดยมีอัตราการสุ่มตัวอย่างที่สูงถึงหลาย MSPS สําหรับการเก็บข้อมูลทั่วไป เมื่อความสัมพันธ์ระหว่างหลายช่องสัญญาณมีความสําคัญ เช่น การตรวจสอบกําลัง การวิเคราะห์การสั่นสะเทือน หรือการควบคุมมอเตอร์ สถาปัตยกรรมการสุ่มตัวอย่างพร้อมกันจึงคุ้มค่ากับต้นทุนเพิ่มเติมด้วยความแม่นยําในการวัดที่ดีขึ้น